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可扩展多管芯片上网络FPGA架构的布局方法及应用
翻译题名LAYOUT METHOD AND APPLICATION OF SCALABLE MULTI-DIE NETWORK-ON-CHIP FPGA ARCHITECTURE
申请号US18203662
2024-05-02
公开（公告）号US20240143883A1
公开日期2024-05-02
摘要提供了一种用于可扩展多管芯片上网络FPGA架构的布局方法。进一步提供一种前述的用于可扩展多管芯片上网络FPGA架构的布局方法的应用。提供了一种基于片上网络的可扩展多管芯FPGA架构及相应的分层递归布局算法，旨在将现有高层综合产生的寄存器传输级数据流设计直接映射到所提供的互连架构上。该布局方法可以利用分层拓扑的潜力，并更有效地利用专用互连资源，例如跨管芯网络、片上网络和高速收发器。
翻译摘要A layout method for a scalable multi-die network-on-chip FPGA architecture is provided. An application of the aforementioned layout method for the scalable multi-die network-on-chip FPGA architecture is further provided. A scalable multi-die FPGA architecture based on network-on-chip and a corresponding hierarchical recursive layout algorithm are provided, aiming to directly map a register transfer level dataflow design generated by existing high-level synthesis onto the provided interconnection architecture. The layout method can exploit the potential for hierarchical topology and make more efficient use of dedicated interconnection resources, such as cross-die nets, network-on-chips, and high-speed transceivers.
当前权利人Shanghaitech University
专利申请人Shanghaitech University
Jianwen Luo; Yajun Ha
公开国别美国
公开国别简称US
IPC 分类号G06F30//347; G06F30//31
CPC分类号G06F30//347; G06F30//31
专利有效性审中
专利类型发明申请
专利类型字典1
当前法律状态实质审查
简单同族US20240143883A1; WO2024077730A1; CN115935887A
扩展同族US20240143883A1; WO2024077730A1; CN115935887A
INPADOC 同族US20240143883A1
文献类型专利
条目标识符https://kms.shanghaitech.edu.cn/handle/2MSLDSTB/367435
专题信息科学与技术学院_PI研究组_哈亚军组
信息科学与技术学院_博士生
作者单位
Shanghaitech University
推荐引用方式
GB/T 7714		 Jianwen Luo,Yajun Ha. 可扩展多管芯片上网络FPGA架构的布局方法及应用. US18203662[P]. 2024-05-02.
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