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| RapidPnR: Accelerating the Physical Design for FPGAs via Design-Level Parallelism | |
| 2025 | |
| 发表期刊 | IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I: REGULAR PAPERS (IF:5.2[JCR-2023],4.5[5-Year]) |
| ISSN | 1558-0806 |
| 发表状态 | 待投递 |
| 文献类型 | 期刊论文 |
| 条目标识符 | https://kms.shanghaitech.edu.cn/handle/2MSLDSTB/493608 |
| 专题 | 信息科学与技术学院_硕士生 信息科学与技术学院_PI研究组_周平强组 |
| 通讯作者 | Zhou PQ(周平强) |
| 作者单位 | 上海科技大学信息科学与技术学院 |
| 第一作者单位 | 信息科学与技术学院 |
| 通讯作者单位 | 信息科学与技术学院 |
| 第一作者的第一单位 | 信息科学与技术学院 |
| 推荐引用方式 GB/T 7714 | Weng WZ,Zhou PQ. RapidPnR: Accelerating the Physical Design for FPGAs via Design-Level Parallelism[J]. IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I: REGULAR PAPERS,2025. |
| APA | Weng WZ,&Zhou PQ.(2025).RapidPnR: Accelerating the Physical Design for FPGAs via Design-Level Parallelism.IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I: REGULAR PAPERS. |
| MLA | Weng WZ,et al."RapidPnR: Accelerating the Physical Design for FPGAs via Design-Level Parallelism".IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I: REGULAR PAPERS (2025). |
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